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Intelの場合：

mov, eax, 2h
cpuid

「記述子デコード値」を提供します-ok;

AMDの場合、私は以下を使用します：

mov, eax, 80000005h
cpuid

これは、eaxで4MB（ebxで4KB）の結合性とエントリを提供します。

ここにあります ：

EAX = FF30FF10 EBX = FF30FF20 "FF-完全な関連データ、48dエントリデータ、FF-完全な関連命令、16dエントリ命令

だから私は4KBと4MBの両方を持っていますか？

PS私はそのTLBページとL1キャッシュが正しいです-異なるものですか？または多分L1命令。キャッシュサイズは私が必要なものですか？

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ウィキペディアのこのエントリは、さまざまなTLBサイズに関する混乱を解消するのに役立つ場合があります。「複数のTLB」という見出しの下にあります。

たとえば、IntelのNehalemマイクロアーキテクチャには、4KiBページで64エントリと2/4MiBページで32エントリの4ウェイセットアソシアティブL1DTLB、4ウェイアソシアティビティを使用した4KiBページで128エントリのL1ITLB、および完全に14があります。 2/4 MiBページの連想エントリ（ITLBの両方の部分が2つのスレッド間で静的に分割されている）1および4KiBページの統合512エントリL2TLB、[2]両方とも4方向連想。[3]

于 2012-12-01T18:25:21.013 に答える