cacti インターフェイスの「Number of Banks」という用語に出くわしたとき、さまざまなキャッシュ構成のアクセス時間を調べていました。
バンク数は、キャッシュ内のインターリーブされたモジュールの数であり、キャッシュの帯域幅とキャッシュへの並列アクセスの数を増加させます。
このコンテキストでは、Nehalem アーキテクチャのキャッシュ内のバンクの数を見つけたいと考えていました。私はこのことをグーグルで検索しましたが、有用なものは見つかりませんでした。
ここでの私の推論は次のとおりです。
私の直感は正しいですか?? さらに、バンクの数によって、データ/プログラムの構造が変わりますか (理想的にはそうすべきではありませんが、それでも ...)??
ウィキペディアの記事の概要図は、Nehalem (「Core i7」としてブランド化された最初の CPU) がコアあたり 256 KB の L2 キャッシュを持っていることを示しています。
ここの「銀行」という言葉の意味がわかりません。Nehalem のキャッシュは、キャッシュ ラインごとに 64 ビット (8 バイト) の 8 方向連想です。
つまり、キャッシュへの読み取り/書き込みアクセスごとに 8 バイトのデータが転送されます。これは、すべての仮想アドレスが 8 バイトである 64 ビット アーキテクチャに対応しています。そのため、アドレスをメモリから取得またはメモリに格納する必要があるたびに、8 バイトを転送する必要があるため、キャッシュ内の単一のエントリをそのように設計するのは当然のことです。(アプリケーションによっては、その他のキャッシュ サイズも意味があります。たとえば、ベクトル処理ユニットのデータ キャッシュのサイズを大きくするなど)。
x-way 連想性は、メモリ アドレスと、そのアドレスの情報をキャッシュ内に格納できる場所との関係を決定します。「8ウェイ連想性」という用語は、特定のメモリアドレスに格納されたデータを8つの異なるキャッシュラインに保持できるという事実を指します。キャッシュには、1 つのウェイ内で一致するエントリを選択するためのアドレス比較メカニズムと、使用する x ウェイを決定するための置換戦略があり、以前の有効な値を追い出す可能性があります。
あなたが「バンク」という用語を使用しているのは、おそらくこの 8 通りの結合性の「セット」の 1 つを指しています。したがって、あなたの質問に対する答えはおそらく「8」です。繰り返しますが、これはコアごとに 1 つの L2 キャッシュであり、それぞれがその構造を持っています。
同時アクセスに関するあなたの仮定も有効です。たとえば、ARM の Cortax A15 について文書化されています 。ただし、キャッシュのこれらのセットまたはバンクに個別にアクセスできるかどうか、およびどのようにアクセスできるかは、誰の推測でもあります。ウィキペディアの図は、L1 データ キャッシュと L2 キャッシュの間の 256 ビット バスを示しています。これはどちらも、4 つのウェイに独立してアクセスできることを意味します (4*64=256 ですが、実際には常に 1 つのメモリ ロード/ストアのみが転送され、低速の L2 キャッシュが 4 つのキャッシュ ラインを同時にフィードするだけである可能性が高くなります)。バーストと呼ばれる高速な L1 キャッシュ。
この仮定は、 Intel のページにあるシステム アーキテクチャ マニュアルの2.2.6 章に、「サイクルごとに 2 つのロードと 1 つのストアの内部帯域幅」を強調して、後の Sandy Bridge の改善がリストされているという事実によって裏付けられています。したがって、SandyBridge より前の CPU では、同時ロード/ストアの数が少なくなるはずです。
「飛行中」のロード/ストアと実際に送信されたデータには違いがあることに注意してください。「実行中」とは、現在実行中の操作です。すべてのキャッシュがミスを報告した後、メモリがデータを生成するのを待つ必要がある可能性がある負荷の場合。そのため、多数のロードを並行して実行できますが、任意の 2 つのキャッシュ間のデータ バスは常に一度しか使用できません。上記の SandyBridge の改善により、実際にはそのデータ バスが 2 つのロードに拡張され、1 つのストアが実際に同時にデータを送信するようになりました。
一部のアカウントでは、あなたの直感は正しくありません。
ソフトウェアの最適化に関するあなたのポイントについて: あなたが低レベルのハードウェア/ファームウェア開発者である場合は心配してください。それ以外の場合は、高レベルのアイデアに従ってください。可能であれば、集中的な操作の最も内側のループを小さくして、L3 キャッシュに収まるようにします。コア数よりも多くのスレッドを、ローカル データで負荷の高いコンピューティングで開始しないでください。このような速度への影響について心配し始めた場合は、一致する cpu スイッチを使用してコードのコンパイル/最適化を開始し、マシン上の他のタスク (インフラストラクチャ サービスも含む) を制御します。
要約すれば：
