verilog - 整数の配列を初期化する方法は？

Question

私は持っています：

integer test[7:0];

しかし、私はできません：

test[0] = 0;

また

assign test[0] = 0;

また

intial
begin
test[0]=0;
end

また

integer test[7:0] = {0,0,0,0,0,0,0,0,0};

何か案は？例として0を使用すると、26、40、32、18、50、0、20、12である必要があります

Answer 1

initial動作しませんか（タイプミスがある可能性があります...）？

initial begin
  for(int i=0; i<8; i++) begin
    test[i] = i;
  end
  $display(test[4]);
end

systemverilogでは、次のようなものが機能します。これらは「割り当てパターン」として知られています。

integer test[7:0] = '{26, 40, 32, 18, 50, 0, 20, 12}; // note the '

FPGAをターゲットにしている場合を除いて、上記のいずれかが合成可能かどうかは疑問です。