verilog - Verilog で長いステートメントを行に分割するにはどうすればよいですか

Question

たとえば、1 つの長いステートメントがあります。

    $display("input_data: %x, 
              output_data: %x,
              result: %x",
              input_data,
              output_data,
              result);

Verilogで単一のステートメントと複数の行にするにはどうすればよいですか?

Answer 1

引用符で囲まれた文字列を分割する必要があります。1 つの方法を次に示します。

module tb;

initial begin
    integer input_data  = 1;
    integer output_data = 0;
    integer result      = 55;
    $display("input_data: %x "  , input_data,
             "output_data: %x " , output_data,
             "result: %x "      , result);
end

endmodule

出力:

input_data: 00000001 output_data: 00000000 result: 00000037 

Answer 2

より一般的には、文字列連結演算子も使用できます。

{"string1", "string2", "string3"}