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イネーブルを使用してデコーダーからVerilogで単純なマルチプレクサを作成しようとしていますが、何らかの理由で、イネーブルを1にロックしてマルチプレクサ内でデコーダーを使用しようとすると、エラーが発生します。

module DECODER(out1, out2, out3, out4, A, B, enable);

  `define NOT not #50
  `define AND and #50

  input A, B, enable;
  output out1, out2, out3, out4;
  wire notA, notB, val1, val2, val3, val4;

  `NOT first (notA, A);
  `NOT second (notB, B);

  `AND firstEval(val1, notA, notB);
  `AND secondEval(val2, notA, B);
  `AND thirdEval(val3, A, notB);
  `AND fourthEval(val4, A,B);

  `AND firstOutput(out1, val1, enable);
  `AND secondOutput(out2, val2, enable);
  `AND thirdOutput(out3, val3, enable);
  `AND fourthOutput(out4, val4, enable);
endmodule

module MUX (out, A, B, C, D, select1, select2);
  `define AND and #50
  `define OR or #50

  output out;
  input A,B,C,D,select1,select2;
  wire selectA, selectB, selectC, selectD, firstOr, secondOr, andA, andB, andC, andD;

  DECODER decoderModule(selectA, selectB, selectC, selectD, select1, select2,TRUE);

  `AND checkA(andA, selectA, A);
  `AND checkB(andB, selectB, B);
  `AND checkC(andC, selectC, C);
  `AND checkD(andD, selectD, D);

  `OR firstStep(firstOr, andA, andB);
  `OR secondStep(secondOr, firstOr, andC);

  `OR throughPut(out, secondOr, selectD);

endmodule

module TEST;
  reg A,B,C,D, select1, select2;
  wire out;

  initial
  begin
    A = 1; B = 1; C = 1; D = 1; select1 = 0; select2 = 0;
    #300 A = 0;
    #300 A = 1;
    #300 select1 = 1;
    #300 B = 0;
    #300 B = 1;
    #300 select2 = 1;
    #300 D = 0;
    #300 D = 1;
    #300 select1 = 0;
    #300 C = 0;
    #300 C = 1;
  end

  MUX UUT(out, A,B,C,D,select1,select2);

  initial
    $monitor($time, ,out, , A,B,C,D,select1,select2);
endmodule

シミュレーションを実行すると、次のエラーが発生します。

# ** Warning: (vsim-3015) C:/Modeltech_pe_edu_10.1c/win32pe_edu/Mux.v(9): [PCDPC] - Port size (1 or 1) does not match connection size (32) for port 'enable'. The port definition is at: C:/Modeltech_pe_edu_10.1c/win32pe_edu/Decoder.v(1).

これを修正する方法についての助けをいただければ幸いです。Verilogが静的な値をどのように使用するかについて何か誤解しているように感じます。

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TRUE信号の定義を提供していません。TRUE私はあなたをに置き換えました、1'b1そして今シミュレーションはより良く実行されます：

  DECODER decoderModule(selectA, selectB, selectC, selectD, select1, select2, 1'b1);

宣言されていない信号は1'bx、ほとんどのシミュレータでデフォルトになっています。

または、ムードルで次TRUEのように宣言することもできwireます。MUX

wire TRUE = 1'b1;
于 2012-09-24T15:11:28.523 に答える
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あなたのコードでは、TRUEは暗黙のワイヤー宣言のように見えますが、Modelsimがそれを32ビットと見なす理由はわかりません。これらはプリプロセッサディレクティブで防ぐことができます。

`default_nettype none

また、定数の範囲が制限されているため、定数の使用を検討する必要があります。

parameter TRUE = 1'b1;
于 2012-09-24T17:49:47.807 に答える