すべてのレジスタとインデックスにfinished
当てはまるワイヤを作成しようとしています。data == dataNew
私が思いつく唯一の方法はfinishedAgg
、中間値として多数のワイヤを使用することです。それらを取り除きたいのですが、方法がわかりません。これよりも簡単な方法が必要なようです。
reg[24:0] data[0:24];
reg[24:0] dataNew[0:24];
wire finished;
genvar i;
generate
wire finishedAgg[-1:24];
assign finishedAgg[-1] = 1;
for (i=0; i<25; i=i+1) begin :b1
assign finishedAgg[i] = finishedAgg[i-1] & (data[i]==dataNew[i]);
end
assign finished = finishedAgg[24];
endgenerate