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古い世代の FPGA をレガシー システムと接続することを検討していました。そのため、ASIC のトランジスタ数を考慮して、ASIC を交換するために必要なスペースを見積もる良い方法が必要です。

  • Verilog と VHDL は使用率に影響しますか? （うちの業者によると、タイミングに影響するので、活用できそうです。）
  • 異なるベンダーの部品は、どのような影響を与えますか? (たとえば、Actel のアーキテクチャは Xilinx のアーキテクチャとは大きく異なります。これに基づく「重み付け」を期待しています。)
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もともと comp.arch.fpga からのこの議論は、VHDL (または verilog) コンパイラに作成を依頼したスペースと速度のトレードオフなどの要因を含め、かなり複雑であることを示しているようです。VHDL がソースであると考えるときコードとその FPGA 実装がオブジェクト コードであることを考えると、単純ではない理由がわかります。

「FPGA vs. ASIC」は、「FPGA でうまく機能するように作成されたデザインは通常、ASIC ではひどいものであり、ASIC 用に作成されたデザインは FPGA では (確かに元の周波数で) まったく機能しない可能性がある」と述べています。

FPGA ASIC ゲートを Google で検索すると、より有用な情報が得られる場合があります。

于 2009-08-27T02:49:55.653 に答える
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Verilog と VHDL では、速度や使用率にほとんど違いはありません。入力する必要があるコードの量 (VHDL の場合はより多い) と、強い型付けと弱い型付けに関連しています。

FPGA ベンダーのマーケティング ゲートは膨らんでいます。Altera と Xilinx の使用率は似ています。メモリー (メモリー集約型の場合) とフリップフロップの数を調べます。それで十分でしょう。

同様のコアに必要なものを検討してください。たとえば、エラー コーディング コアを実行する必要がある場合は、Reed-Solomon コアを見てください。

于 2009-09-08T16:55:57.460 に答える