clock - デューティサイクルを変更せずに時計を3で割りますか？

Question

たくさん検索しましたが、良い解決策が見つかりませんでした。ほとんどの回答は、デューティサイクルが50％の場合にのみ機能しますが、40％などのデューティサイクルのクロックで機能するソリューションを探しています。

Answer 1

同期

フリップフロップはクロックエッジでしか切り替えることができないため、同期設計ではこれを行うのは難しいでしょう。

通常の3回路による除算は、次のいずれかになります。

1. 正のクロックエッジを使用し、33％の出力デューティサイクルを持ちます

2. 正と負のエッジを使用し、入力が50％の場合は50％のデューティサイクルを持ちます

残念ながら、40％などの一般的な入力デューティサイクルの場合、クロックエッジの位置をスケッチすると、次の場所で発生することがわかります。

0,0.4,1,1.4,2,2.4,3

ただし、40％を3で割る場合は、1.2（= 0.4 * 3）と1.8で区切られたエッジが必要になりますが、そのような違いは利用できません。（0.4、0.6、1.0、1.4、1.6などの違いしかありません。）

非同期

異なるデューティサイクルで3で除算する標準的な方法は、遅延ロックループまたはフェーズロックループ回路をインスタンス化することです。

たとえば、アルテラFPGAを使用している場合は、ターゲットのデューティサイクルを設定するオプションがあり、広範囲の入力デューティサイクルで機能するAltPLLメガファンクションを確認してください。

ただし、PLLを構成するときに出力デューティサイクルが設定され、入力デューティサイクルを追跡しないことに注意してください。