verilog - Verilog：Regは宣言されていません

Question

これがreg割り当ての宣言です

reg [5:0]R = {bi7 ,[15:11]RGB}; //bi7 is a parameter

しかし、モジュールの最後の行で、同じreg割り当てを指しているこのエラーが発生します。

ERROR:HDLCompiler:69 - "path.v" Line 58: <R> is not declared.

誰かがこれで私を助けることができますか、verilogでの私の全体の経験はただの本です:(

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regVerilog では、 inalwaysまたはinitialブロックにのみ値を割り当てることができます。RGBまた、バス名の反対側にあるバスからビットを取り除くためのビット範囲もあります。

reg [5:0] r;
always @(RGB) begin
    r = {bi7, RGB[15:11]};
end

Verilog では、コードなどのパラメーター名bi7は通常、簡単に選択できるように大文字で定義および記述されていることに注意してください。

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