複数の ARM A9 プロセッサを搭載した Nvidia Tegra 2 や Tegra 3 などの ARM Cortex-A9 プロセッサから作成された SoC の L1 アクセス レイテンシと L2 アクセス レイテンシを探しています。
これらのアーキテクチャの L1 と L2 のサイズに関する情報はいくつか見つかりましたが、L1 と L2 のアクセス遅延に関する情報はあまり見つかりませんでした。私が見つけた唯一の信頼できる情報は、「L2 キャッシュのレイテンシーは、Tegra 3 では 2 サイクルよりも 2 サイクル高速ですが、L1 キャッシュのレイテンシーは変わっていません」というものです。
Tegra 2 の L2 のレイテンシは 25 サイクルであり、L1 のレイテンシは 4 サイクル、L2 のレイテンシは 31 ～ 55 サイクルであることが示されています。これらの参照はどれも完全に信頼できるものではありません。Nvidia、TI、および Qualcomm の Web サイトと技術文書で詳細情報を見つけたいと思っていましたが、うまくいきませんでした。
編集: OMAP4460 や OMAP4470 などの同様の SoC に関する情報も役立ちます。