verilog - エラー「範囲は定数式で囲まれている必要があります」について

Question

always @(numint or numfrac)
  begin
     begin : BIT_DET
     for (i=22;i>0;i=i-1)
       begin
         if (numint[i]==1'b1)
           begin

           ieeesign <= numsign ;
            ieeeexp [7:0] <=  127+i;
            ieeemant[22:0] <= { numint[i-1:0] , numfrac[22:i] } ;
            ieeeop [31:0] <=  { ieeesign, ieeeexp , ieeemant[22:0] } ;
            disable BIT_DET;
           end
     end
   end
  end
endmodule

エラーを取り除く方法を教えてください。

Answer 1

エラーはと[i-1:0]です[22:i]。Part-selectは可変範囲を持つことはできません。ビット選択では変数を使用できます。の各ビットはieeemant個別に割り当てる必要があります。

変化する：

ieeemant[22:0] <= { numint[i-1:0] , numfrac[22:i] } ;

に：

for(j=0; j<23; j+=1) begin
    ieeemant[j] <= (i+j < 23) ? numfrac[j+i] : numint[j-i];
end