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I am getting an error in instantiating a module in verilog file. I am instantiating like this:

module lab3(input clk,set,reset,plus,minus,start,button,output reg [3:0]led,output reg [6:0]y);

wire [3:0] indicesgu[3:0];
reg [1:0] going;
reg alsogoing,yes;


if (going==1 && alsogoing)
begin
 up_counter up_0 
 indicesgu  ,
 indices    ,
 alsogoing
 );
end

and my up_counter module starts as:

module up_counter(input [3:0] indices_in [3:0],output [3:0]indices[3:0],output alsogoing);

reg [3:0]indices[3:0];
reg [2:0]current,setting;

when I try to compile in Xilinx, it says unexpected token up_counter. Thanks in advance.

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モジュールにはいくつかの問題がありlab3ます。

  1. 最後にが必要ですendmodule。
  2. up_counter内でインスタンス化しないでくださいif。Verilog は、そのような条件付きインスタンスをサポートしていません。
  3. インスタンス名の後に開き括弧が必要ですup_0。
于 2013-01-25T13:30:26.790 に答える
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コードに (複数の) 構文エラーがあります。そのうちの 1 つは、コンポーネント ポート リストを角かっこ () で囲む必要があることです。

up_counter up_0 (indicesgu  ,
                 indices    ,
                 alsogoing
                 );

詳細については、 Verilog 構文を確認してください。

これにより、少なくとも「予期しないトークン up_counter」エラーが修正されます。

于 2013-01-25T13:31:38.470 に答える