verilog - 別のモジュールでマルチプレクサ モジュールを呼び出す Verilog

Question

Verilog を使用して、最後にマルチプレクサを呼び出すモジュールを構築しようとしています (既に設計されており、ファイル内にあります)。ただし、マルチプレクサを呼び出してその入力を割り当てると、次のエラーが表示されます。

    Syntax error near "[".

参照する行は次のとおりです。

    .MUX_in[0](inv_ymux),

MUX_in4 ビット(マルチプレクサ モジュールで指定されている)の最初のビットを呼び出そうとしています。私はこれを正しくやっていますか？当てはめるにはどうすればいいですか？

    module multiplexer(MUX_in, S_in, MUX_out);
    input [3:0] MUX_in;
    input [1:0] S_in;
    output MUX_out;

    reg MUX_out;

    always @ (MUX_in or S_in)begin
        case(S_in)
            2'b00: MUX_out = MUX_in[0];
            2'b01: MUX_out = MUX_in[1];
            2'b10: MUX_out = MUX_in[2];
            2'b11: MUX_out = MUX_in[3];
        endcase
    end
    endmodule

上はマルチプレクサ用のモジュールです。

Answer 1

これを行う 1 つの方法は、ポート接続で他の信号を連結することです。以下は に接続inv_ymuxしMUX_in[0]ます:

mux i0 (
    .MUX_in ({3'b000, inv_ymux}),
    // other port connections
);