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以下は、オペレーティング システム (Gate 2003 OS) の MMU の説明です。

プロセッサは、仮想アドレスから物理アドレスへの変換に 2 レベルのページ テーブルを使用します。両方のレベルのページ テーブルがメイン メモリに格納されます。仮想アドレスと物理アドレスはどちらも 32 ビット幅です。メモリはバイトアドレス指定可能です。仮想アドレスから物理アドレスへの変換では、仮想アドレスの上位 10 ビットが第 1 レベルのページ テーブルへのインデックスとして使用され、次の 10 ビットが第 2 レベルのページ テーブルへのインデックスとして使用されます。仮想アドレスの最下位 12 ビットは、ページ内のオフセットとして使用されます。ページ テーブルの両方のレベルのページ テーブル エントリが 4 a バイト幅であると仮定します。さらに、プロセッサには変換ルックアサイド バッファ (TLB) があり、ヒット率は 96% です。TLB キャッシュは最近、仮想ページ番号と対応する物理ページ番号を使用しました。プロセッサには、ヒット率 90% の物理アドレス キャッシュもあります。メインメモリアクセス時間は10ns、キャッシュアクセス時間は1ns、TLBアクセス時間も1nsです。

質問は:

ヒット率90%のキャッシュとヒット率96%のTLBの関係は？OS が最初にチェックする場所: データまたは命令?

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キャッシュは最も重要であり、キャッシュされないものは TLB に含まれます。したがって、アクセス時間は = キャッシュ ヒット + キャッシュ ミス (TLB ヒット + TLB ミス) になります。

于 2014-02-20T22:41:12.200 に答える
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キャッシュ - 最近使用したページ フレームを保持します。実際のページ フレームを保存します。

TLB - 最近使用されたページ フレームのマッピングを保持します。マッピングを維持します (仮想から物理へ)。

OS は、TLB またはページ テーブルから、要求されたページ フレームがキャッシュ内にあるかどうかを認識します。

于 2013-03-11T10:57:13.737 に答える
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TLB ヒット時間 = .96(Ttlb)+(.9*Tcache+.1*Tmem)

TLB MISS 時間 =.04(Ttlb+3*(.9*Tcache+.1*Tmem))

合計 =TLB HIT 時間 + TLB MISS 時間 =約 3ns

于 2014-06-26T13:27:46.457 に答える