verilog - Verilog での出力の論理和

Question

出力を持つ generate を使用して 15 個のモジュールを生成しm[0:14]ました。一緒にしたいor。これは機能しますか？

if (m == 1)begin
result = 1;
end

または、そうでない場合、それを行う最適な方法は何ですか。

Answer 1

Verilog でリダクション操作を探しています。

( |m ) = m[1] | m[2] | m[3] ...

http://www.ee.ed.ac.uk/~gerard/Teach/Verilog/manual/Operators/reduction.html

Answer 2

assign result = |m;動作するはずです。は、 m のすべてのビットをまとめ|た単項リダクション orです。or

あなたが持っているものは、m が である場合に真になると比較mされるため、機能しません。'd1000000000000001

Answer 3

これも機能することに注意してください。

if (m) result = 1;

|m値をブール値に変換するために暗黙的に実行されるため