verilog - Verilog の複数モジュールへのバス入出力

Question

モジュール xxx を 16 回作成していますが、各モジュールには 16 ビットのバス入力と 1 ビットの出力があります。

wire [15:0]    a[0:15];
wire [0:15]    o;
genvar i;
generate
for(i=0; i<16; i=i+1) begin: n_loop
  xxx yy(
    .in    (a[i]);
    .out   (o[i]);
  );
  end
endgenerate

これにより、すべてのa0...a14ワイヤーバスがそれぞれ 16 ビットの 16 モジュールに接続され、モジュール出力が o バスに接続されますか?

Answer 1

モジュール xxx がどのように見えるかわかりませんので、そのインスタンス化についてコメントするのは本当に難しいです。ワイヤ o にある単一のビットを選択するために、何らかのタイプのマルチプレクサを実装したことを願っています。

あなたの質問は少し混乱していますが、16ビットの入力と1ビットの出力をしようとしていると思うなら、次のようなものが必要です:

wire [15:0]    a[0:15];
wire o;
genvar i;
generate
for(i=0; i<16; i=i+1) begin: n_loop
// o would only be one bit selected by mux in your xxx module
  xxx yy(.in(a[i]), .out(o));
  end
endgenerate

これがあなたの質問の意味ですか？

より説明的なコメントを残すだけでなく、私が助けようとします!