32ビットの単精度浮動小数点乗算器とVerilogの個別の加算/減算ユニットを設計しました。
私が書いたMATLABのスクリプトは、ランダムな浮動小数点数の束を生成し、Verilogでテストベンチを生成します。
ncverilogシミュレーションの結果をMATLABの結果と比較し、乗数が正しく機能し、加算/減算が正しく機能することを確認しました。
ただし、浮動小数点ユニットのストレステストを行うテストケースのリストを知りたいです。そのようなリストはありますか？Softfloatのようないくつかのプログラムを知っていますが、それをVerilogテストベンチとマージするのではなく、コンピューターの浮動小数点をテストします。
また、私のユニットはオーバーフロー、アンダーフローなどの例外をサポートしておらず、非正規化された値をサポートしていません。丸めモードは最も近い値に丸められます。
ありがとうございました！