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入力の 1 つが負の数の場合に奇妙な答えを返す乗算器モジュールを使用するコードを書いています。これは、Verilog が符号付きの数値を処理する方法と関係があり、モジュールが結果を 'reg signed out' 宣言に適切に格納していないことに関係していると推測しています。すべての入力/出力/ワイヤ/reg 宣言が署名されているため、何が欠けているのか、Verilog にこれを処理するように指示するために他に何をする必要があるのか​​ わかりません。初歩的な質問ですみません！

例えば、

X[0] が 1610 で Theta1[1] が -123 の場合、乗算器モジュールから得られる結果は次のとおりです: 6914897148530

私のコードの関連部分は次のとおりです。

module mult(in1, in2, out, mult_start); // multiplication module

input signed    [32-1:0]    in1, in2;
input               mult_start;

output      signed [64-1:0] out;
reg         signed [64-1:0] out;

always @(in1 or in2 or mult_start)
begin
    if (mult_start)
    begin
        out <= (in1 * in2) & {64{1'b1}};
    end
    else
        out <= out;
end
endmodule



module child_one (clk, rst_b, sig_start, Input_X, Input_Theta1)

// Internal Variables Memory
reg signed [`REG_LENGTH-1:0] Theta1 [0:217-1];
reg signed [`REG_LENGTH-1:0] X [0:216-1];
wire signed [`OUT_LENGTH-1:0] prod_1 [0:217-1];
reg signed [`OUT_LENGTH-1:0] prod_sum;
wire signed [`OUT_LENGTH-1:0] sig_result;

mult mult_001 (X[0], Theta1[1], prod_1[1], mult_start); 
mult mult_002 (X[1], Theta1[2], prod_1[2], mult_start); 
mult mult_003 (X[2], Theta1[3], prod_1[3], mult_start); 
mult mult_004 (X[3], Theta1[4], prod_1[4], mult_start); 

always @(posedge clk or negedge rst_b)
begin
    if (sig_start == 1) 
    begin
        if (state == 4'b0000)
        begin
            state <= 4'b0001; // initialize state variable to zero
            k <= 0;
            result_done <= 0;
            index <= 0;
        end
        else if (state == 4'b0001) // Start Multiplication Operation
        begin
            k               <= result_done ?      0     : k + 1;
            result_done     <= result_done ?      1     : (k == 10);
            state       <= result_done ?      4'b0010   : 4'b0001;
            mult_start  <= result_done ?      1'b1  : 1'b0; 
        //mult_start <= 1'b1;
        //state <= 4'b0010;
        end
        else if (state == 4'b0010) // Stop Multiplication Operation
        begin
            k <= 0;
            result_done <= 0;
            mult_start <= 0;
            state <= 4'b0011;
        end
    end
end

エンドモジュール

ありがとう、

ファイサル。

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すべての助けと提案をありがとう。mult モジュール用に別のテストベンチを作成することで、解決策にたどり着きました。

私の問題は mult モジュールにありました。私の入力は 32 ビット長なので、mult 出力は 32*2+1 = 65 ビット長になります。私の出力ポート 'out' は 64 ビット長にしか割り当てられていなかったため、答えが負の数の場合に符号の問題が発生しました。それを65ビット長に割り当てることで、私の問題は解決しました。

于 2013-03-07T02:55:01.830 に答える