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私はVerilogを学んでいますが、常に@ *と常に（@posedge clk、...）について理解してはいけないことがあると思います。

これは、UARTを介してビットを送信することになっているコードの一部です。合成に失敗します。エラーは、「のロジックが既知のFFまたはラッチテンプレートと一致しません。レジスタまたはラッチの記述に使用している記述スタイルは、現在のソフトウェアリリースではサポートされていません。」です。（および、およびのその他の3つのエラー）常に@（...）を常に@ *に変更すると、接続されていないため、次のステップ（「設計の実装」）で失敗します。

私が持っている本では、状態に対しては常に（posedge clk）、他のロジックに対しては常に@ *を使用してfsmdを実装していますが、これが機能しない理由がわかりません。

別のフォーラムで、エラーは複雑すぎる条件から発生する可能性があることを読みました。しかし、私も物事を単純化しました（ここでコードをコーディングするのではなく、基本的にcase（state）とifsを削除して、？：またはバイナリ条件で1行の割り当てを行いましたが、どちらも機能しませんでした）

私が書いた他のコードでこのエラーを以前に見たことがありますが、その根底に到達しなかったので、一般的な問題を理解するのを手伝っていただければ（具体的な例のサポートとしてこのUARTを使用して）、とてもうれしくなる。ありがとうトーマス

PS：ザイリンクススパルタン3eスターターキットとザイリンクスise14.4を使用しています

module UART_out #(parameter [3:0] NUM_BITS = 8)
(
input wire baud_clk,
input wire send_tick,
input wire[NUM_BITS-1:0] data_in,
output wire tx,
output wire debug_done
);
localparam
        IDLE = 0,
        TRANSMIT = 1;
reg[NUM_BITS:0] bits_to_send;
reg state;
reg out_bit;
reg[4:0] cnt;

always @(posedge baud_clk, posedge send_tick)
begin
    case (state)
    IDLE:
        if (send_tick)
        begin
            bits_to_send <= {data_in, 0};
            state <= TRANSMIT;
            cnt <= 0;
        end
    TRANSMIT:
        begin
            if (cnt < NUM_BITS)
                cnt <= cnt + 1;
            else
                state <= IDLE;
            bits_to_send <= {1, bits_to_send[NUM_BITS:1]};
            out_bit <= bits_to_send[0];
        end
    endcase
end

assign tx = (state == IDLE ? 1 : out_bit);
assign debug_done = (state == IDLE);    
endmodule
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エラー：

The logic for does not match a known FF or Latch template. The description style you are using to describe a register or latch is not supported in the current software release.

合成ツールには、説明に一致する使用するハードウェアセルがないという事実に言及しています。

どのハードウェアから欲しいですか：

always @(posedge baud_clk, posedge send_tick)

これは、イネーブル信号を備えたフリップフロップが必要なようです。イネーブル信号（send_tick）は、1クロック周期幅である必要があります。次に、これを使用して、クロックエッジのロジックのパスを選択します。代替トリガーとしてではありません。

本当に必要なのはこれだけだと思います。

always @(posedge baud_clk) begin
  case (state)
    IDLE:
      if (send_tick) begin
        //...
      end
     //...
   endcase
end

send_tickが別のクロックドメインからのものである場合は、クロックドメインの交差を実行して、でクロックワイドパルスに変換する必要がありますbaud_clk。

複数のトリガーを持つブロックと混同される可能性があります。通常、それらはclkでリセットされます。リセット（初期化）条件のために、またはが追加されることがよくありますnegedge reset_n。posedge reset

リセットを追加する場合：

always @(posedge baud_clk or negedge reset_n) begin
  if (~reset_n) begin
    //reset conditions
    state <= IDLE;
    //...
  end
  else begin
    // Standard logic
  end
end

他にリセットすると、ここに非常に明確な構造があることに気付くでしょう...合成ツールは、これを非同期リセットのフリップフロップとして認識します。リセット状態のデータも静的であり、通常はすべてをゼロに設定します。

于 2013-03-26T09:12:56.670 に答える