verilog - Verilog 代入 n 回目の反復

Question

次のコードがあります。

always @ (clk) begin 
  for (1=0,i<150, i++) begin
    abc[i] = xyz[i];
  end
end

abc[8]質問: (assign ステートメントを使用した 8 回目の反復のセット) の値を取得したい場合、どうすればそれを行うことができますか?

私は以下のようにしました：

reg [31:0] abc;
wire [31:0] jkl;

always @ (clk) begin 
  for (1=0,i<150, i++) begin
    abc[i] = xyz[i];
  end
end 

assign jkl = abc[8];

$display ("value is 0x%x\n", jkl);

エラーが発生しました。何か提案をお願いできますか?