これは、stackoverflow.com に参加するのが初めてで、verilog コーディングは初めてです。一部の用語を間違って使用している可能性があります。その場合は、今後の投稿でより明確になるように修正してください。
オンとオフをトリガーできる 7 つの LEDG ライトがあるアルテラ FPGA ボードを使用しています。私のプロジェクトでは、BCD 値が 0 ～ 9 でないときに LEDG [7] がオンになる BCD 加算器を作成しています。しかし、出力 [6:4] を宣言したくありません。LEDG[3:0] は、2 つの入力の合計に相当するバイナリを表示します。
2 つの別々の宣言ステートメントを使用できると思っていましたが、LEDG が既にどちらであるかが宣言されていることがわかります。次に、ブラケットを使用して結合しようとしましたが、それについても不満がありました。コードを簡素化する方法はありますか。以下は、私が試したことの例です。
例 1:
module BCD (..., LEDG, ...); output reg [3:0] LEDG; output reg [7] LEDG; endmodule
例 2:
module BCD (..., LEDG, ...);
output reg ({[3:0], [7]} LEDG);
endmodule
どんな助けでも大歓迎です！前もって感謝します。:-)