verilog - Verilog でパラメータ化されたネット幅

Question

このようなことは可能ですか？

parameter width; wire[width-1] a_net = (width)'b0;

基本的に、右側の幅を制御する変数が必要です。を変更する必要があるテスト ベンチでこれを使用することを計画しています。parameter width at the beginning of the fileこのパラメーターは、他のすべての のネット幅を設定します'a_net'。

これが機能しない場合 - 他の回避策はありますか?

ありがとう、ジム