verilog - Verilog でラッパーのレベルを少なくする利点はありますか?

Question

具体的には、階層設計のレベルが少ないことの利点があるかどうかを尋ねています。元。5 レベル対 6。

私が見ている唯一の長所/短所は、読みやすさと、ツールによってはコンパイルの高速化ですか?

ありがとう！

Answer 1

わかりました。制約の設定方法と使用しているツールによって異なります。そのため、コンパイル/合成/pnr (配置配線) 時にデザインを「フラット化」するツール (確かにザイリンクスの vivado と ise がこれとケイデンスを行う) を許可すると、フラット化されたデザインと階層設計。これは、ロジックを組み合わせて luts を配置しようとするときに、ツールが基本的にファイルの境界を無視するためです。

一方、ネット リストを生成したり、ツールを使用してそれらを配置したりしてから、それらを個別につなぎ合わせようとすると、共有ロジックを見逃すか、最適ではない配置または配線の状況で立ち往生する可能性があります。

全体として、設計のパフォーマンスに関心がある場合は、ツールにできる限りのことをさせてください。自由度が高いほど、機能が向上します。そのため、ラッパーを使用する場合 (人間が読みやすくするための良いアイデアです)、flatten オプションを使用してツールに自由を与えるようにしてください。

Answer 2

階層レベルが低いことの利点についての質問にはお答えしませんが、一般的なアドバイスをします。

デザインを作成するときに、階層のレベルが少ないことの利点 (シミュレーション時間、面積、消費電力など) について考えないでください。フロントエンドとバックエンドの分離の要点は、ロジック設計者が機能に集中できるようにすることです。デザインの階層の形式は、機能上の考慮事項 (ロジックの分離 / クロック ドメイン / 電源ドメイン / リセット ドメインなど) のみに依存する必要があります。できる限り最高の機能を作成し、バックエンド担当者に仕事を任せます (通常、バックエンド担当者はそれが得意です)。