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これらの質問はほとんどの人にとって非常に難解に聞こえるかもしれませんが、私はこのことについてもっと知りたいと思っています.

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モデル化された回路の電源がオフになってから、新しい回路が配置されて動作するまで、FPGA が再構成するのにどれくらいの時間がかかるのだろうか。

Place-&-Route がコストのかかるプロセスであることは承知していますが、それは P&R ツールがコンポーネントをどこに配置し、どのように配線するかを決定する必要があるためです。

P&R 解析が完了し、残っているのは実際に FPGA を再構成することだけだと考えてください。それ自体が遅いプロセスなのでしょうか? 1 秒間に何百回または何千回も実行できますか?

私が興味を持っているそのような可能性には、いくつかの意味があります。2 の名前を挙げると、FPGA を複数の同時「クライアント」に提供できるようになる可能性があります (GPU が複数の異なるプログラムの内容をレンダリングできるのと同じ方法)。高度に非同期処理の明確に定義された多数の処理段階 (考えてみてください: 複雑な Haskell プログラム)。

2位

私が聞きたいのは、モデル化された回路に電力が供給され、動作している間に、もちろん再構成されている部品の電源がオフになっている限り、FPGA をリアルタイムで部分的に再構成できるかどうかです。

このような可能性からも、いくつかの興味深い意味が生じます。たとえば、リアルタイムの再構成可能なバス、ニューラル ネットワークのハードウェア エミュレーションなどを可能にします。

そのようなことは現在広く研究されていますか？また、将来的に研究される可能性はどのくらいありますか?

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再構成時間は多くのことに依存します。大きなものは

  • 再構成する FPGA の量 (入力する必要のあるビット数)
  • データを取り込む速度 (クワッド SPI を使用することが、最近 FPGA を高速化する方法として好まれているようです)

大規模な FPGA は、完全に再構成するのに数十から数百ミリ秒かかります。

純粋な FPGA カードを時間内に列挙できるようにするために、PCI Express の起動時間 (100ms IIRC) 内に小規模な構成を実現し、残りの構成を後でロードすることができます。

非常に動的な再構成に関しては、ボトルネックが各ビットストリームに伴うさまざまなデータセットを出し入れしている可能性が高くなります-高速化するために多くのFPGAを必要とするものはすべてかなり大きなデータセットだと思います...しかしあなたは他のアプリケーションを念頭に置いているかもしれませんか？

于 2013-06-22T19:57:43.320 に答える