verilog - 2x4 デコーダ テストベンチで出力が継続的に変化しない

Question

私の2x4デコーダコード:

`timescale 1ns/100ps
module decoder(in,out);
   input [1:0]in;
    output [3:0]out;
    reg [3:0]out;
always@(in)
    begin

            case(in)
                2'b00:out = 4'b0001;
                2'b01:out = 4'b0010;
                2'b10:out = 4'b0100;
                2'b11:out = 4'b1000;


                default:out = 4'b1111;
        endcase


        end
    endmodule

// **2x4 デコーダーとテスト ベンチの動作コードを記述しました。出力に表示されているのは、11 の出力が表示されていることだけです...これは 0011 です。入力が変化するたびに、出力が継続的に変化するのを確認したいと考えています。

can any body show my mistake ??**

コードの一部//

 `timescale 1ns / 100ps


        module decoder_t;

          reg [1:0]in;
          wire [3:0] out;



    decoder decoder1 ( .in(in),.out(out) );

    initial 
       begin

    #10 in=2'b00;
    #10 in=2'b01;
    #10 in=2'b10;
    #10 in=2'b11;


    #10 $stop;

       end

    endmodule