cloc - verlog で常にブロックを実行する

Question

ここにVerilogコードがあります：

module test;
  reg     wr,  rd;
  reg     clk, en;
  integer count=1; 

  initial begin
    clk = 0;
    forever #5 clk=~clk;
    en = 0;
    #5 en = 1;
    forever #10 en=~en;
  end

  always @(posedge clk && posedge en) begin //<-- Error here
    if(count %2 == 1) begin 
      wr=1;
      $display("writing");
    end
    else begin
      rd=1;
      $display("reading");
    end
  end
endmodule

このプログラムは #14 行目にエラーを表示しています。「clk」と「en」の両方のパルスが高いときに「常にブロック」を実行したい。しかし、それは機能していません。

助言がありますか。