特定のテストベンチを通過する Verilog RTL コードを生成するツールはありますか? つまり、テストベンチから RTL に移動します。
それを行う方法はありますか。
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いいえ、私はそれが存在するとは思いませんし、私の意見では、いくつか例を挙げると次の理由から、それは良い考えではありません:
- Verilog はさまざまな方法で記述できます
- アルゴリズムを使用してタイミングの問題を適切に解決できない
- テストベンチが網羅的でない、または網羅的でない場合がある
おそらくもっとたくさんあります。
ただし、(より一般的な意味で) 探しているのは、真理値表をブール式に変換するものであり、必要に応じてそれを使用して Verilog を記述できます。
ただし、この方法で Verilog を記述しないでください。これはテストベンチの目的ではありません。
Megafunctionsのようなものを使用していない限り、コードを自動的に生成しないようにしてください。
于 2013-08-30T15:32:08.470 に答える