A+B+C+D をシリアルに実行する回路を実装する必要があります。
A と B は最初の加算器を使用して加算され、結果は 2 番目の加算器を使用して C に加算され、最後に 3 番目の加算器を使用して結果が D に加算されます。
問題は、設計を低消費電力にすることです。使用していない他の 2 つの加算器をオフにする必要があります。私が考えることができるのは、有効化信号と無効化信号だけですが、これにより遅延の問題が発生します。
これを Verilog で効果的に合成するにはどうすればよいですか?
A、B、C、D はクロック サイクルごとに変化する可能性があります。開始信号は、新しい計算がいつ必要になるかを示すために使用されます。