signals - 固定サイクル数のクロック遅延を生成する Verilog

Question

常にアクティブなクロックがあり、最初のクロックから生成された「サンプル」と呼ばれる別のクロックがあります。Verilog で最初のクロック信号の一定のサイクル数だけ「サンプル」信号の遅延を生成したい

Answer 1

シフト レジスタを使用します。

parameter DELAY = number_of_clock_cycles_you_want_to_delay_by;

reg [DELAY-1:0] shift_reg;

always @(posedge clk)
    begin
          shift_reg <= { shift_reg[DELAY-2:0], signal_you_want_to_delay};
    end

assign delayed_signal = shift_reg[DELAY-1];