verilog - iverilog は Verilog でセットアップ時間違反を報告できますか?

Question

私が使う

specify 
  $setup(d,posedge clk, 5);
endspecify

dff のセットアップ時間を指定します。ただし、d が変更されてから clk がわずか 2 単位の時間だけ上昇する場合、セットアップ タイム違反は発行されません。iverilog を使用してシミュレートします。

どうすればそのような違反を確認できますか?