datapath と ctrl の 2 つのモジュールを定義しました。
次に、datapath と ctrl の両方をインスタンス化する別のモジュールを同じファイルに定義します。
module mult(input reset, input [3:0] i0,i1, output o);
wire [3:0] cnt, sh;
wire load, go,ld1
datapath d0(i0,i1,cnt,sh,load,go,o);
ctrl c0(reset, clk,sh,cnt,ld1,load,go);
endmodule
しかし、verilog は "datapath d0..." という行で "invalid module item" について不平を言います。なぜですか?