verilog - 冗長な条件演算子

Question

Verilog コードで、このコーディング スタイルに何度か遭遇しました。

input enable;
input [1:0] mode;
wire mode_enable;

assign mode_enable = ( enable & (mode == 2'b00) ) ? 1'b1 : 1'b0;

ここでの条件演算子の目的は何ですか? これはまったく同じ結果をもたらすと思うので、冗長で紛らわしいようです。

assign mode_enable = ( enable & (mode == 2'b00) );

これは何らかの形でシミュレーションやガイド合成に役立ちますか?