verilog - Verilog ではインデントは重要ですか?

Question

Verilog HDL のインデントは、Python の場合と同様に重要ですか?
それとも、{ と } ブロックを正しく配置したかどうかだけが重要な C++ に似ていますか?

編集：これは私の教科書に書かれているものです：

always @(A or B or select)
  if(select == 1) m_out = A;
  else m_out = B;

ここでは、ブロックがインデントによって定義されているようです。なぜそうなのですか？