verilog - テストベンチからサブモジュールの入力と出力にアクセスする

Question

テスト対象デバイス (DUT) には多くのサブモジュールがあり、それらのいくつかをテストしたいと考えています。

テスト フィクスチャはプロジェクトの最上位 (DUT より 1 レベル上) になり、1 レベル下のモジュールの入力と出力にしかアクセスできないように見えるため、最上位の入力と出力にのみアクセスできます。 DUT。

テストフィクスチャの 2 つ以上のレベルの下にあるモジュールからの信号にアクセスできるようにしたいと考えています。理想的には、テストする信号が最上位に接続されるように、モジュールを書き直して出力を追加する必要はありません。

テスト対象のデバイスを書き直すこともできますが、これには時間がかかるようで、もっと簡単な方法があるはずです。

DUT を書き換えずに、サブモジュール内の信号にアクセスできるテスト フィクスチャを作成する方法はありますか?

Answer 1

最上位の dut モジュール内の信号のみを監視する必要がある場合は、階層パス指定子を使用して dut にスコープを絞り込むことができます。

dut.read_data

SystemVerilog もbind同様のことを行うためのステートメントを提供しています。

内部 dut 信号を駆動する必要がある場合は、サブモジュール用に別のテストベンチを作成する必要があります。これには時間がかかりますが、より適切に制御でき、100% のカバレッジを達成できます (トップレベルでは難しい場合があります)。