verilog - BCD から Excess 3 Verilog コード (ケース)

Question

コードを機能させました。case ステートメントを実行する前に、出力を 3'b000 に設定しませんでした。それはコンパイルされ、希望する出力が得られます。まだ検証中だと思います。rtl コンパイラで回路のスナップショットを取得するのにまだ問題があります。すべてのコンパイラがわずかに異なると確信しているため、誰かがこれを手伝ってくれるかどうかはわかりません。なぜそれがすべてを嫌うのか分かりません。完了したら、または誰かが感謝を助けることに興味がある場合は再投稿します

Answer 1

最初に目にするのは、ステートメントを区切るためにコンマではなくセミコロンを使用する必要があるということです。

また、プロシージャ ステートメントの実行中 (常にブロック) の値を設定する場合はX、型である必要がありますreg。wireoutput として宣言されたシグナルは、 として宣言しない限り、暗黙的にタイプされoutput reg [3:0] Xます。