verilogモジュールで、異なる期間と実行時間で設定された一連の定期的なタスクを作成したいのですが、そのタスクは作成されるため、ある種の操作を実行し、特定の期間後に実行されます...
だから、cのような高級言語では
func()
{
for(;;)
}
and sleep()
私は、そのfunc()を操作として使用し、sleep()..このfunc()を再度呼び出す必要があると思います...これはVerilogで正しい方法ですか?? また、テストベンチで実行時間と期間を測定できますか...シミュレーション後..どんな提案でも非常に役立ちます
よろしく