verilog - 3 つの入力を追加する Verilog コードの回路図

Question

次の Verilog コードの回路図はどのようになりますか?

module mystery2(s, c, x, y, z);
  input x, y, z;
  output s, c;
  assign {c, s} = x + y + z;
endmodule

これは連結されていることを{c, s}意味しますが、これは回路図ではどのように見えますか? そして x + y + z は 3 つの入力の単なる足し算ですよね? そして、そこから1本のワイヤーが出ていますか？

Answer 1

x + y + z3 つの 1 ビット ワイヤの合計と考えることができますが、合計には 2 ビットが必要です。したがって、{c,s}2 つの 1 ビット ワイヤが「出てくる」と見なします。

主な質問に対する答えは、回路の実装方法によって異なります。高度な抽象化でデジタル ロジック関数を記述したため、コードには多くの可能な回路図表現があります。

合成ツールでそのコードを実行し、生成されるゲート レベルのネットリストの種類を確認します。次に、スケマティック ビューアで確認します。ツールに任せてください。