verilog - レジスタはテストベンチでネットと呼ばれています -- コンパイルできません

Question

clk私のテストベンチは、それがネットであると主張し続けるため、コンパイルできません。私の理解では、regはネットではなく、方程式の LHS で許可されるべきです。

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module testbench // testbench module has no ports
(
reg clk,    
reg [3:0] d,                    //latch inputs
wire [3:0] q        //latch outputs
);
// instantiate circuit under test


ringcounter UUT1( 
    .q(q),
    .d(d),
    .clk(clk)
);

initial
    begin
        clk = 0;
    end


always 
    begin
        #10 clk = ~clk;     //toggle clock every 10ns
    end

endmodule

私が得ているエラーは

(vlog-2110) ネット「clk」への不正な参照。

Answer 1

コメントが正しければ (「テストベンチ モジュールにポートがありません」)、モジュール名の後に括弧を使用しないでください。そこでセミコロンを使用し、各 reg/wire 宣言の後に:

module testbench; // testbench module has no ports
reg clk;   
reg [3:0] d;                    //latch inputs
wire [3:0] q;        //latch outputs
// instantiate circuit under test