基本的な質問があります。一部のメディアアプリケーション用にFPGAイメージを作成しました。次に、パフォーマンスと領域の観点から、同じアルゴリズムのASIC実装の結果と比較したいと思います。リンゴとオレンジを比較しているので、そのような比較は意味がないと聞いています。しかし、ゲート等価メトリックについて聞いたことがありますが、比較のためにこれを使用することはできませんか？
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指摘されているように、ゲートの等価物は大まかな推測にすぎず、ASIC の面積を決定するのにそれほど正確ではありません。ASIC での設計のパフォーマンス (およびコスト) を調べるには、さまざまな方法があります。HDL (VHDL または Verilog) を使用してデザインを実装したことがあるでしょう。Synopsys の Design Compiler (DC) などの合成ツールにアクセスできる場合は、それを提供されている ASIC ベンダー ライブラリの 1 つと共に使用して、面積を決定できます。また、これを使用して、シミュレーションでパフォーマンスを判断するために使用できる合成後のゲート レベルのネットリストを生成することもできます。DC は、パフォーマンスの計算にも使用できるクリティカル パスのタイミングなどの情報も提供します。
ただし、DC は非常に高価な製品であり、FPGA ベンダーが提供するツールを使用して HDL デザインを合成したことがあるでしょう。ASIC ベンダーにアプローチして、設計を分析してサイズとパフォーマンスを判断するように依頼することができます (DC を使用する可能性が高いため、HDL を進んでベンダーに引き渡す必要があります)。彼らはあなたのビジネスを勝ち取るためにこれを行う傾向があるかもしれません. しかし、指摘されているように、ASIC NRE は非常に高価であるため、大量の製品がない限り、設計を ASIC に移行することはおそらく意味がありません。
于 2010-02-20T04:53:40.770 に答える