一部の Verilog コードを chisel/scala コードにラップすることは可能ですか? はいの場合、どうすればこれを行うことができますか? chisel で verilog モジュールを使用する必要があります。
ありがとうございました
フランチェスコ
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BlackBox コンストラクト ( https://chisel.eecs.berkeley.edu/2.2.0/chisel-manual.pdf ) を調べて、それが質問に対応しているかどうかを確認してください。
BlackBox を使用すると、Chisel が Verilog コードとどのようにインターフェイスするかを記述できます。次に、Chisel デザインを Verilog にコンパイルします。Chisel の出力 Verilog を取得したら、Chisel Verilog デザインを既存の Verilog コードに手動で接続する必要があります。
于 2014-06-12T22:47:50.683 に答える