深くネストされたエンドポイントが、階層のすべてのモジュールを介してピンを明示的に配線せずに (.ucf から) いくつかの最上位ピンにアクセスできるように、Verilog でアーキテクチャを合成する方法はありますか?
私の場合、エンドポイントが深くネストされた PCIe ブロックがあります。エンドポイントには、最上位のピンから信号情報を提供する必要があるアドレス デコーダーがあります。
介在するすべてのモジュールを変更して、必要なワイヤを運ぶのは避けたいと思います。
'net' と 'bus' という用語は、Verilog では既に別の意味を持っているため、私の Web 検索はイライラします。
（たとえば）top.buttonやtop.LEDなどの特定の階層的な命名を試みましたが、読み取り可能なピンへのアクセスに成功しただけで、書き込み可能なピンにはアクセスできなかったため、ここで基本的な何かが欠けていると思いました。
更新 これをシミュレートでき ます http://www.edaplayground.com/x/AAq
エラーなしで (同様のコンストラクトを) 合成します (Xilinx XST) が、実際のハードウェアで実行すると LED に出力がないため、上向きの名前参照が合成でサポートされていないのでしょうか?