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次のテスト コードがあり、--genHarness を指定して chiseMain を呼び出します。Verilog はハーネス用に生成されますが、Tester クラスのロジックは含まれていません。期待するロジックが得られない理由について何か考えはありますか? Chisel 2.10 を使用しています。

コード：

class TestMultiPortedMem(c: MultiPortedMem) extends Tester(c) {
  var i = 0

  // Write address as data                                                                                    
  for (p <- c.io.wports) {
    poke(p.wen, 1)
    poke(p.addr, i)
    poke(p.wdata, i)
    step(1)
    i = i + 1
  }

  // Read it back                                                                                             
  i = 0
  for (p <- c.io.rports) {
    poke(p.addr, i)
    step(1)
    expect(p.rdata, i)
    i = i + 1
  }
}

object TestMem {
  def main(args: Array[String]): Unit = {
    //chiselMainTest(Array[String]("--backend", "v", "--genHarness"),                                         
    chiselMainTest(args,
      () => Module(new MultiPortedMem(1,1,1,128,32))){c => new TestMultiPortedMem(c)}
  }
}

生成された Verilog:

module test;                                                                                                  
  reg [0:0] io_enable;                                                                                        
  reg [6:0] io_rports_0_addr;                                                                                 
  reg [31:0] io_wports_0_wdata;                                                                               
  reg [6:0] io_wports_0_addr;                                                                                 
  reg [0:0] io_wports_0_wen;                                                                                  
  reg [6:0] io_rwports_0_addr;                                                                                
  reg [31:0] io_rwports_0_wdata;                                                                              
  reg [0:0] io_rwports_0_wen;                                                                                 
  wire [31:0] io_rports_0_rdata;                                                                              
  wire [31:0] io_rwports_0_rdata;                                                                             
  reg clk = 0;                                                                                                
  parameter clk_length = `CLOCK_PERIOD;                                                                       
  always #clk_length clk = ~clk;                                                                              
  /*** DUT instantiation ***/                                                                                 
    MultiPortedMem                                                                                            
      MultiPortedMem(                                                                                         
        .clk(clk),                                                                                            
        .io_enable(io_enable),                                                                                
        .io_rports_0_addr(io_rports_0_addr),                                                                  
        .io_wports_0_wdata(io_wports_0_wdata),                                                                
        .io_wports_0_addr(io_wports_0_addr),                                                                  
        .io_wports_0_wen(io_wports_0_wen),                                                                    
        .io_rwports_0_addr(io_rwports_0_addr),                                                                
        .io_rwports_0_wdata(io_rwports_0_wdata),                                                              
        .io_rwports_0_wen(io_rwports_0_wen),                                                                  
        .io_rports_0_rdata(io_rports_0_rdata),                                                                
        .io_rwports_0_rdata(io_rwports_0_rdata)                                                               
 );                                                                                                           

  /*** resets &&  VCD / VPD dumps ***/                                                                        
  initial begin                                                                                               
  end                                                                                                         

  task check_value;                                                                                           
    input [255:0] data;                                                                                       
    input [255:0] expected;                                                                                   
    begin                                                                                                     
      if (data == expected)                                                                                   
        $display("PASS");                                                                                     
      else                                                                                                    
        $display("FAIL");                                                                                     
    end                                                                                                       

  endtask                                                                                                     

  always @(posedge clk) begin                                                                                 
      $display("MultiPortedMem.io_rwports_0_rdata: 0x%x,  MultiPortedMem.io_rports_0_rdata: 0x%x, ", io_rports_0_rdata, io_rwports_0_rdata);                                                                                   
  end                                                                                                         

endmodule
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Chisel 2.10 は、このオプションをサポートするには古すぎ--genHarnessます。これはまだ開発中の機能であるため、無効フラグに関する警告はありません。から正しい動作を取得するには、Chisel 2.18 を使用する必要があります--genHarness。

Sonatype での新しいリリースは、すぐに公開される予定です。これにより、番号付きのリリースが Chisel の Git マスターの現在の状態になります。

ただし、一般に、この--genHarnessオプションは、テスターの機能を実行するロジックの生成をサポートしていません。代わりに、最上位 I/O およびステート エレメントのシミュレーション値を変更できるエンコードされたコマンド ライン入力を受け取る Verilog テストベンチを生成します。

この生成されたテスターは、Chisel テスターに​​よって生成された VCS プロセスで実行され、そのpeek、poke、およびstepコマンドが IPC 経由で VCS に送信されます。で生成されたテストベンチ--genHarnessはこれらの入力を受け入れるように設計されているため、DUT の Verilog インスタンスを C++ シミュレーションと同様にテストできます。

拡張クラスのロジックの一部をエンコードするスタンドアロン Verilog テスターを生成するためのフレームワークを持つことは理論的には可能Testerですが、Scala プログラムの動作をシミュレーション Verilog に埋め込む必要があり、これは既存の使用よりもはるかに困難なソリューションです。のIPCの--genHarness。

于 2014-09-26T15:47:33.517 に答える