parameters - Verilog は複数のレジスタをインスタンス化します

Question

私は次のような8ビットレジスタモジュールを書きました:

module ff_8 #(
     parameter q0=0
)(
    input clk,
    input rst_n,
    input enable,
    input [7:0] d,
    output reg[7:0] q,
    );

always @ (posedge clk)
if (!rst_n) begin
    q <= q0;
end else if(enable) begin
    q <= d;
end

endmodule

同じコードを 128 回記述することなく、それぞれ異なる q0 パラメーターを持つ ff_8 の複数 (128) のインスタンスを作成するにはどうすればよいですか?