riscv - Rocket コアの fsim verilog と Zedboard verilog コードに関するクエリ

Question

誰かがロケット コアの fsim ディレクトリから生成された Verilog コード (Top.DefaultFPGAConfig.v、提供されたデフォルトの conf ファイルを使用) と Zedboard フォルダー内の Verilog コード (Top.DefaultFPGAConfig.v) の違いを説明できますか? ? それらは多かれ少なかれ同じサイズであり、背後にある理由を完全に理解できなかったいくつかの変更を除けば、似ています..

Zynq ベースのボードではなく virtex 7 FPGA で合成しようとしていますが、2 つのソースの違いを理解するための助けが必要でした。

また、fsim verilog コードを合成し、FPGA (非 Zynq ベース) のテストベンチで実行した人はいますか?