verilog - Verilog HDL で常に vs 永遠に

Question

alwaysキーワード (ブロックではない) とVerilog HDLのキーワードの違いは何ですか?always @forever

always #1 a=!a;
forever #1 a=!a;

これが私の調査結果ですが、2つの間に線を引くことはまだできません。

ウィキペディアから：

alwaysキーワードは、永久に実行されるという意味で、"C" 構文の while(1) {..} と同様に機能します。

エレクトロソフト より:

forever命令は、それに続くステートメントを継続的に繰り返します。したがって、手続き型のタイミング コントロールと共に使用する必要があります (そうしないと、シミュレーションが停止します)。

誰かがこれについてより明確な説明をすることができますか? ありがとうございました！