module - パラメータを Verilog モジュールに渡す

Question

FPGA デザイン用のいくつかの Verilog モジュールを作成中です。モジュールを最適にパラメータ化する方法を見つけるために、インターネットを調べました。2 つの異なる方法が頻繁に発生するのを目にします。以下に、2 つの異なる方法論の例を示します。これらの方法のうち、モジュールをパラメータ化する最良の方法はどれですか? 違いはなんですか？ベンダー依存ですか (アルテラとザイリンクス)?

最初の方法: モジュール定義:

module busSlave #(parameter DATA_WIDTH = 1) (
  input [DATA_WIDTH-1:0] bus_data,
  input                  bus_wr,
  ...
);
endmodule

モジュールのインスタンス化:

module top;

  //DATA_WIDTH is 32 in this instance
  busSlave #(.DATA_WIDTH(32)) slave32(
    .bus_data(data_0),
    .bus_wr(wr_0),
    ...
    );

  //DATA_WIDTH is 64 in this instance
  busSlave #(.DATA_WIDTH(64)) slave64(
    .bus_data(data_1),
    .bus_wr(wr_1),
    ...
    );
endmodule

2 番目の方法: モジュール定義:

module busSlave(
  parameter DATA_WIDTH = 1;
  input [DATA_WIDTH-1:0] bus_data,
  input                  bus_wr,
  ...
);
endmodule

モジュールのインスタンス化:

module top;

  //DATA_WIDTH is 32 in this instance
  busSlave slave32(
    .bus_data(data_0),
    .bus_wr(wr_0),
    ...
    );
  defparam slave32.DATA_WIDTH = 32;

  //DATA_WIDTH is 64 in this instance
  busSlave slave64(
    .bus_data(data_1),
    .bus_wr(wr_1),
    ...
    );
  defparam slave32.DATA_WIDTH = 64;
endmodule

前もって感謝します

編集：例のいくつかの修正