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そこで、乗算、加算、bcd 加算、および連結を行う verilog で 4 ビット ALU を作成しようとしています。これまでの私のコードは次のとおりです。

module alu4bit(A,B,S,Y);

input [3:0] A, B;
input [1:0] S;
output [7:0] Y;
reg [7:0] Y;
wire [7:0] A0, A1, A2, A3;


multiplier4bit mod3(A,B,A3);


always @ (A,B,S)
begin
    case (S)
//      2'b00: 
//      2'b01: 
//      2'b10: 
        2'b11: Y = A3;


    endcase
end
endmodule

乗算器に S=3 を設定し、A=5、B=5 に設定してテスト ベンチを実行しようとすると、出力に XXXXX の赤い線が表示されます。サブモジュールの出力の設定方法に関係があると思います。A0-3 はワイヤにする必要がありますか? エラーメッセージが表示されればよかったのですが、この時点で行き詰まっています。

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マルチプレクサをA3信号に敏感にしたい場合は、それを感度リストに追加する必要があります。

always @ (A,B,S,A3)

これを次のように単純化することを検討してください。

always @*

IEEE Std 1800-2012のセクション「9.4.2.2 Implicit event_expression リスト」を参照してください。

于 2015-03-24T17:59:24.983 に答える