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RISCV ツールチェーンによると、Rocketchip の Verilog ファイルを 64 ビットとして生成しています。ただし、32 ビットの RISCV ロケット チップが必要です。そのためには、scala ファイルと chisel ファイルの要件と変更が必要です。

そのために 32 ビットの Rocket コアを生成することは可能ですか。

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