caching - RISC-Vロケットキャッシュコヒーレンス

Question

RISC-V Rocket プロセッサの場合、キャッシュはどのような種類の書き込みポリシーを採用していますか (例: ライト バック + 割り当て、ライト スルー + 割り当てなし)? RISC-V では、L1 キャッシュは L2 キャッシュとどのように整合性を保っていますか?

Answer 1

RISC-V は ISA (命令セット アーキテクチャ) であり、プロセッサではありません。したがって、ISA は、キャッシュの書き戻しポリシーや一貫性の設計について何も言うことはありません。これらの決定は、個々のプロセッサ設計チームに任されています。実際、キャッシュを持つ必要さえありません。

RISC-V がメモリについて言わなければならない唯一のことは、「メモリ一貫性モデル」です。RISC-V はかなり緩和された整合性モデルを使用するため、2 つの RISC-V スレッドがメモリ操作の 2 つの異なるシーケンス/インターリーブを認識する可能性があります (すべてのスレッドが同じインターリーブを認識する「順次整合性」とは対照的です)。

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編集（質問はBerkeley Rocketプロセッサについてのみ質問していることを明確にしています）：

2015 年 9 月 9 日現在、Rocket の L1 キャッシュはライトバック + 割り当てです。L1 は、スヌープ要求によって一貫性が保たれます。各ロケット コアは、L1 を含む「ロケット タイル」上にあります。

オプションの L2 はロケット タイルの外にあります。ロケット タイルは、単一の L2 へのアクセスを調停します。L2 は包括的で、すべての L1 データを保持します。ただし、L2 は古いデータを保持している可能性がありますが、コアがそのデータを要求した場合、L2 はどの L1 がデータの現在のコピーを保持しているかを認識し、必要に応じて解放要求を送信します。