scala - Chisel verilog バックエンドによって生成された不要なレジスタを削除するには?

Question

Chisel で生成された verilog モジュールを合成すると、次のような警告が表示されます (たくさん!)。

Warning (10036): Verilog HDL or VHDL warning at Polynomial.v(26): object "T98" assigned a value but never read

Verilog コードを生成するときに、このタイプの「役に立たない」信号を削除するオプションはありますか?

scala コードでこのオプションを使用して verilog を生成します。

object PolynomialMain {
  def main(args: Array[String]): Unit = {
    chiselMain(Array("--backend", "v"), () => Module(new Polynomial()))
  }
}

そしてここに私の built.sbt ：

libraryDependencies += "edu.berkeley.cs" %% "chisel" % "2.3-SNAPSHOT"

scalaVersion := "2.11.6"

scalacOptions ++= Seq("-deprecation",
                      "-feature",
                      "-unchecked",
                      "-language:reflectiveCalls")